Sondage de circuits intégrés par faisceau électronique // Electron beam probing of integrated circuits

La sécurité des systèmes numériques repose sur l’établissement de chaînes de confiance cryptographiques allant du matériel jusqu’aux applications finales. Les circuits intégrés sont à la base des chaines de confiances et stockent pour cela des secrets qui, via différentes contremesures, sont supposés non modifiables et non observables.
L’une des menaces connues dans la littérature est l’utilisation de Microscopes Électronique à Balayage (MEB) pour l’extraction de signaux sensibles. En effet, le MEB, via le phénomène de contrastes de potentiel permet de déterminer « visuellement » la valeur d’un ou plusieurs signaux présents dans une zone du circuit, cette zone pouvant être un niveau de métal ou un transistor. Cette utilisation du MEB sur la face avant des circuits est connue et mise en œuvre depuis les années 90 dans le domaine d’analyse de défaillance. Cependant cette technique est devenue inapplicable avec les progrès des technologies, notamment la finesse de gravure et l’augmentation du nombre de couche de métaux. Des travaux récents (2023) ont montré que le sondage avec MEB était possible via la face arrière du circuit, en observant les transistors via le substrat de silicium. Ces travaux ont été effectués sur des technologies assez anciennes (135 µm). Il est aujourd’hui essentiel de déterminer si ces menaces sont avérées sur les technologies récentes (Bulk, FD-SOI, FinFET), car les futures chaînes de confiance pourraient être compromise.
Un premier défi de la thèse est de fiabiliser le processus de préparation d’échantillon permettant l’accès aux parties actives des transistors via la face arrière tout en gardant le système fonctionnel. Un second défi sera de caractériser les phénomènes de contraste de potentiels et d’observations via l’instrumentation de MEB en vue d’extraire des secrets. Une fois la technique maitrisée nous chercherons à comparer l’effet de la technologie sur cette famille d’attaque et en particulier déterminer les potentiels avantages intrinsèques de la technologie FD-SOI en vue de s’en prémunir.
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The security of numerical systems relies on cryptographic chains of trust starting from the hardware up to end-user applications. The root of chain of trust is called a “root of trust” and takes the form a dedicated Integrated Circuit (IC), which stores and manipulates secrets. Thanks to countermeasures, those secrets are kept safe from extraction and tampering from attackers.
Scanning Electron Microscope (SEM) probing is a well-known technique in failure analysis that allows extracting such sensitive information. Indeed, thanks to a phenomenon known as voltage contrast, SEM probing allows reading levels of transistors or metal lines. This technique was widely used in the 90s on ICs frontside, but progressively became impractical with the advance of manufacturing technologies, in particular the increasing number of metal layers. Recent research work (2023) showed that SEM-based probing was possible from the backside of the IC instead of frontside. The experiments were carried-out on a quite old manufacturing technology (135 µm). Therefore, it is now essential to characterize this threat on recent technologies, as it could compromise future root of trusts and the whole chains of trust build on top of them.
The first challenge of this PhD is to build a reliable sample preparation process allowing backside access to active regions while maintaining the device functional. The second challenge is to characterize the voltage contrast phenomenon and instrument the SEM for probing active areas. Once the technique will be mature, we will compare the effect of the manufacturing technology against those threats. The FD-SOI will be specifically analyzed for potential intrinsic benefits against SEM probing.
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Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes (LETI)
Service : Service Sécurité des Systèmes Electroniques et des Composants
Laboratoire : Laboratoire de Tests de Sécurité & leurs Outils
Date de début souhaitée : 01-09-2026
Ecole doctorale : Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)
Directeur de thèse : CLEDIERE Jessy
Organisme : CEA
Laboratoire : DRT/DSYS/SSSEC/CESTI
URL : http://www.leti-cea.fr/cea-tech/leti/Pages/recherche-appliquee/infrastructures-de-recherche/plateforme-cybersecurite.aspx

Public/private mixed funding

Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes (LETI)
Service : Service Sécurité des Systèmes Electroniques et des Composants

Ingénieur ou Master, microelectronique.