Attaques par Canaux Auxiliaires sur Puces 3D // Side Channel Attacks in 3D Chiplets

Lorsqu'ils sont mis en œuvre sur des appareils réels, les algorithmes cryptographiques peuvent être exposés à des attaques physiques. Ces attaques permettent d'extraire des informations sensibles à partir de l'observation de l'appareil, par exemple en surveillant la consommation d'énergie [1] ou les émissions électromagnétiques [2].
Parallèlement, l'externalisation croissante de la conception et de la fabrication des circuits intégrés numériques expose des actifs critiques à des tiers non fiables, élargissant considérablement la surface d'attaque de la chaîne d'approvisionnement des semi-conducteurs. Des données de conception sensibles peuvent être modifiées ou sabotées pendant les phases de conception, de vérification ou de fabrication, permettant l'insertion de chevaux de Troie matériels qui échappent aux tests conventionnels [3]. Parallèlement, l'intégration de cœurs IP « boîte noire » tiers introduit des blocs logiques opaques dont la structure interne ne peut être entièrement vérifiée, créant ainsi des opportunités d'insertion malveillante d'IP avec des charges utiles furtives [4]. Ces vulnérabilités posent de sérieux risques pour l'intégrité du système, la confidentialité et la confiance à long terme dans les écosystèmes de circuits intégrés externalisés.
Ce scénario a déjà montré l'impact potentiel d'une utilisation malveillante, car une logique non fiable peut extraire des informations ou induire des défaillances sans proximité physique avec le circuit victime. Dans [5], il est démontré qu'une logique FPGA d'apparence inoffensive peut servir de capteur de puissance sur puce efficace, permettant des attaques par canal auxiliaire d'analyse de puissance à distance contre des locataires co-résidents. Ce travail et des travaux antérieurs ont montré que l'analyse de canaux auxiliaires à distance basée sur la tension peut exploiter les réseaux de distribution d'énergie partagés pour extraire des informations confidentielles.
------------------------------------------------------------------------------------------------------------------------------------------------------------------------
------------------------------------------------------------------------------------------------------------------------------------------------------------------------

When implemented on actual devices, cryptographic algorithms may be exposed to physical attacks. These attacks allow extracting sensitive information from the observation of the device, such as by monitoring the power consumption [1] or electromagnetic emissions [2].
At the same time, the increasing outsourcing of the digital IC design and fabrication flow exposes critical assets to untrusted third parties, significantly enlarging the attack surface of the semiconductor supply chain. Sensitive design data can be modified or sabotaged during design, verification, or foundry stages, enabling the insertion of hardware Trojans that evade conventional testing [3]. In parallel, the integration of third-party “black-box” IP cores introduces opaque logic blocks whose internal structure cannot be fully verified, creating opportunities for malicious IP insertion with stealthy payloads [4]. These vulnerabilities pose serious risks to system integrity, confidentiality, and long-term trust in outsourced IC ecosystems.
This scenario has already shown the potential impact of malicious usage, as untrusted logic can extract information or induce faults without physical proximity to the victim circuit. In [5], it is demonstrated that benign-looking FPGA logic can serve as an effective on-chip power sensor, enabling remote power analysis side-channel attacks against co-resident tenants. This and earlier works have shown that remote voltage-based side channels analysis can leverage shared power distribution networks to extract confidential information.
------------------------------------------------------------------------------------------------------------------------------------------------------------------------
------------------------------------------------------------------------------------------------------------------------------------------------------------------------

Début de la thèse : 01/10/2026

Public funding alone (i.e. government, region, European, international organization research grant)

Concours pour un contrat doctoral

Université Grenoble Alpes

220 EEATS - Electronique, Electrotechnique, Automatique, Traitement du Signal

Master en cybersécurité, génie informatique ou systèmes embarqués, avec un fort intérêt pour la sécurité matérielle Compétences : - Prototypage et simulation des systèmes intégrés - Attaques physiques - Conception des circuit - Bonnes capacités de redaction en anglais
Master related to Electrical Engineering, Computer Science, Microelectronics, Hardware cybersecurity Skills: • Prototyping and Simulation of Integrated Systems (FPGA & ASIC) • Physical attacks • Design • Good English writing skills