Contre-mesure matérielle/logicielle configurable contre les attaques par injection de fautes physiques pour cœur 32 bits RISC-V // Configurable hardware/software countermeasure against physical fault injection attacks for a 32-bit RISC-V core

Cette thèse s'inscrit dans le domaine de la sécurité matérielle des systèmes embarqués et des architectures RISC-V, avec un focus sur les attaques par injection de fautes physiques (glitchs, perturbations électromagnétiques, etc.). Elle est menée au sein du LCIS, en collaboration internationale avec l'University of Peloponnese.

L'objectif principal est de concevoir une contre-mesure matérielle/logicielle configurable et adaptable à différents contextes de sécurité. Le travail repose sur l'analyse et l'extension de résultats expérimentaux d'injection de fautes, complétés par des simulations RTL et une étude microarchitecturale des effets des fautes.

La thèse vise à identifier les vulnérabilités critiques des processeurs et de l'exécution logicielle, puis à proposer une IP matérielle reconfigurable de détection de fautes, couplée à un mécanisme logiciel basé sur une instruction RISC-V dédiée permettant l'activation dynamique des protections.

Enfin, la solution proposée sera évaluée en termes de robustesse face à différents types d'attaques physiques et son efficacité sera analysée à plusieurs niveaux d'abstraction (physique, RTL et système).
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This PhD is in the field of hardware security for embedded systems and RISC-V architectures, focusing on physical fault injection attacks (clock/voltage glitches, electromagnetic perturbations, etc.). It is conducted at the LCIS in collaboration with the University of Peloponnese.

The main objective is to design a configurable hardware/software countermeasure adaptable to different security contexts. The work builds on existing experimental fault injection results, extended through RTL-level fault simulation and microarchitectural analysis of fault effects.

The PhD aims to identify critical vulnerabilities in processors and software execution, and to propose a reconfigurable hardware IP for fault detection combined with a software mechanism based on a custom RISC-V instruction to dynamically activate protections.

Finally, the proposed solution will be evaluated in terms of robustness against multiple physical attack vectors, with analysis across different abstraction levels (physical, RTL, and system).
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Début de la thèse : 01/10/2026
WEB : https://lcis.fr/members/vincent-beroulle

Public funding alone (i.e. government, region, European, international organization research grant)

Concours pour un contrat doctoral

Université Grenoble Alpes

220 EEATS - Electronique, Electrotechnique, Automatique, Traitement du Signal

Les candidats doivent être titulaires d'un Master en cybersécurité, génie informatique ou systèmes embarqués, avec un fort intérêt pour la sécurité matérielle. Compétences requises : • Architectures de microprocesseurs • Verilog/SystemVerilog ou VHDL • Conception numérique et outils de simulation • Programmation en C et assembleur • Python ou scripts pour la conduite d'expériences et l'analyse • Des connaissances en attaques par injection de fautes et en RISC-V sont un plus Les candidats ayant une expérience préalable en injection de fautes peuvent bénéficier de cet atout, mais le poste reste ouvert à tous les candidats qualifiés.
Candidates should hold a Master's degree in cybersecurity, computer engineering, or embedded systems, with a strong interest in hardware security. Required skills: • Microprocessor architectures • Verilog/SystemVerilog or VHDL • Digital design and simulation tools • C and assembly programming • Python or scripting for experiments and analysis • Knowledge of fault injection attacks and RISC-V is a plus Candidates with prior experience in fault injection (e.g., through internships) may benefit from this background, but the position is fully open to all qualified applicants.