Déploiement matériel robuste de réseaux de neurones // AI model deployment using Hardware-Aware on-chip Fine Tuning

Les technologies matérielles non conventionnelles émergentes sont essentielles pour les futures applications d’Edge-AI, mais elles présentent souvent de la variabilité, des désappariements entre composants et une dispersion technologique. Ces non-idéalités peuvent fortement réduire la précision d’inférence des modèles d’IA si aucun réglage fin ou calibrage n’est appliqué. Le fine-tuning supervisé traditionnel est difficile à industrialiser, car il soulève des problèmes liés à la confidentialité des données, à la qualité de service, à la complexité logicielle et aux contraintes matérielles.

Ce sujet de thèse vise à développer des méthodes de co-conception matériel-algorithme permettant d’éviter le réentraînement supervisé complet directement sur la puce. L’objectif principal est de créer des stratégies d’auto-calibrage au niveau de l’inférence, indépendantes de la tâche, capables de compenser les désappariements matériels au niveau système. Le travail s'intéressera les méthodes d’adaptation existantes, notamment celles fondées sur les poids, les caractéristiques, les sorties et l’adaptation de domaine.

Le projet permettra de développer au travers d'une application pertinente d’Edge-AI une méthode générique de fine-tuning et la validera au moyen de simulations électriques bas niveau. Si possible, l'approche proposé pourra également être testé expérimentalement sur une plateforme matérielle basée sur un ASIC.
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Emerging unconventional hardware technologies are essential for future Edge-AI applications, but they often suffer from variability, mismatches, and technology dispersion. These non-idealities can strongly reduce AI inference accuracy if no fine-tuning or calibration is applied. Traditional supervised fine-tuning is difficult to industrialize because it raises issues related to data confidentiality, service quality, software complexity, and hardware constraints.

This PhD project aims to develop hardware-algorithm co-design methods that avoid the need for fully supervised on-chip retraining. The main goal is to create task-agnostic, inference-level self-calibration strategies able to compensate hardware mismatches at the system level. The work will study existing adaptation methods, including weight-based, feature-based, output-based, and domain adaptation approaches.

The project will define a relevant Edge-AI application, develop a generic fine-tuning method, and validate it through low-level electrical simulations. If possible, the proposed algorithm may also be tested experimentally on a custom ASIC-based hardware setup.
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Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département d’Optronique (LETI)
Service : Service d’Innovation et Systèmes Photoniques
Laboratoire : Laboratoire conception de Circuits Intégrés Intelligents pour l’image
Date de début souhaitée : 01-12-2026
Ecole doctorale : Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)
Directeur de thèse : GUICQUERO William
Organisme : CEA
Laboratoire : DRT/DOPT//L3I

Public/private mixed funding

Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département d’Optronique (LETI)
Service : Service d’Innovation et Systèmes Photoniques

MSc in signal/image processing and/or electrical engineering