Design Space Exploration pour les architectures à chiplets : approches Top-Down et Bottom-Up de partitionnement // Chiplet-based Architectures Design Space Exploration : Top-Down and Bottom-up Approaches

Le ralentissement de la loi de Moore, l’augmentation continue des coûts de fabrication pour des nœuds technologiques avancés et la complexité croissante des systèmes sur puce (SoC) conduisent aujourd’hui l’industrie des semi-conducteurs vers de nouveaux paradigmes d’intégration. Dans ce contexte, les architectures à chiplets apparaissent comme une solution majeure pour concevoir les systèmes électroniques de prochaine génération.
Un chiplet désigne un composant modulaire intégré au sein d’un système multi-puces (multi-chiplet system), permettant d’assembler plusieurs blocs fonctionnels spécialisés (CPU, GPU, mémoires, accélérateurs IA, FPGA, interfaces I/O, etc.) dans un même package grâce aux technologies d’intégration avancées 2.5D et 3D [1].
L’utilisation de chiplets pour la conception de circuits présente de nombreux avantages, notamment une amélioration du rendement de fabrication et une réduction des coûts de développement. Cette approche favorise également la réutilisation d’IP matérielles ainsi que l’intégration hétérogène de différentes technologies de gravure au sein d’un même système. Enfin, les chiplets permettent de réduire le time-to-market tout en offrant une meilleure scalabilité architecturale.
L’adoption industrielle des chiplets est aujourd’hui massive, avec des architectures développées notamment par AMD, Intel ou Huawei. Cependant, cette modularité introduit un espace de conception extrêmement vaste et complexe. Les choix de partitionnement, de placement, de topologie d’interconnexion, de packaging et de réutilisation de chiplets sont fortement interdépendants et génèrent un problème d’optimisation combinatoire de très grande taille. La majorité des outils EDA actuels restent principalement centrés sur des optimisations locales ou sur des flots de conception monolithiques. Ils ne permettent pas encore d’explorer efficacement les compromis globaux entre coût, performances, consommation, rendement, réutilisabilité et contraintes physiques dans les systèmes multi-chiplets. Cependant, des premières approches académiques conçoivent des architectures chiplet 2.5D où le placement des chiplets et la topologie du réseau inter-chiplets sont optimisés ensemble [2]. Cette thèse s’inscrit dans cette dynamique et vise à développer de nouvelles méthodologies de Design Space Exploration (DSE) pour des architectures à base de chiplets, en considérant conjointement les aspects placement-routage et des méthodologies mixtes Top-Down et Bottom-up.
Références:
[1] Xiaohan Ma, Ying Wang, and Yinhe Han. Survey on chiplets : interface, interconnect and integration
methodology. CCF Transactions on High Performance Computing, 4(1) :43–52, 2022.
[2] Patrick Iff, Benigna Bruggmann, Maciej Besta, Luca Benini, and Torsten Hoefler. Placeit :
Placement-based inter-chiplet interconnect topologies. CoRR, Feb. 2025. preprint / arXiv.


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The slowdown of Moore's Law, the continuous rise in manufacturing costs for advanced technology nodes, and the increasing complexity of System-on-Chip (SoC) designs are currently driving the semiconductor industry toward new integration paradigms. In this context, chiplet-based architectures have emerged as a major solution for designing next-generation electronic systems.
A chiplet refers to a modular component integrated within a multi-chiplet system, enabling the assembly of multiple specialized functional blocks (CPUs, GPUs, memory, AI accelerators, FPGAs, I/O interfaces, etc.) into a single package using advanced 2.5D and 3D integration technologies [1].
Using chiplets for circuit design offers numerous advantages, including improved manufacturing yield and reduced development costs. This approach also promotes IP reuse and heterogeneous integration of different process technologies within the same system. Additionally, chiplets help shorten time-to-market while providing better architectural scalability.
Industrial adoption of chiplets is now widespread, with architectures developed by companies such as AMD, Intel, and Huawei. However, this modularity introduces an extremely vast and complex design space. Decisions related to partitioning, placement, interconnection topology, packaging, and chiplet reuse are highly interdependent, creating a large-scale combinatorial optimization problem. Most current Electronic Design Automation (EDA) tools remain primarily focused on local optimizations or monolithic design flows. They do not yet enable efficient exploration of global trade-offs between cost, performance, power consumption, yield, reusability, and physical constraints in multi-chiplet systems.
However, early academic approaches are designing 2.5D chiplet architectures where chiplet placement and inter-chiplet network topology are co-optimized [2]. This thesis aligns with this trend and aims to develop new Design Space Exploration (DSE) methodologies for chiplet-based architectures, jointly considering placement-routing aspects and mixed Top-Down and Bottom-Up methodologies.

References
[1] Xiaohan Ma, Ying Wang, and Yinhe Han. Survey on chiplets : interface, interconnect and integration
methodology. CCF Transactions on High Performance Computing, 4(1) :43–52, 2022.
[2] Patrick Iff, Benigna Bruggmann, Maciej Besta, Luca Benini, and Torsten Hoefler. Placeit :
Placement-based inter-chiplet interconnect topologies. CoRR, Feb. 2025. preprint / arXiv.
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Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes et Circuits Intégrés Numériques (LIST)
Service : DSCIN
Laboratoire : Laboratoire Environnement de Conception et Architecture
Date de début souhaitée : 01-11-2026
Ecole doctorale : Informatique, Télécommunications et Electronique (EDITE)
Directeur de thèse : MUNIER KORDON Alix
Organisme : University Paris 6
Laboratoire : Laboratoire LIP6
URL : https://list.cea.fr/fr/

Public/private mixed funding

Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes et Circuits Intégrés Numériques (LIST)
Service : DSCIN

Architectures de Calcul, Optimisation Combinatoire