Ensemble de tests pour la validation d’analyses tempo- relles dans les réseaux basés sur Ethernet

Le Laboratoire d'Informatique et d'Automatique pour les Systèmes (LIAS) est un laboratoire de recherche affilié à l’Université de Poitiers et à l’ISAE-ENSMA. Nos travaux de recherche, ancrés dans les fondements théoriques des mathématiques, de la théorie du signal, de l'informatique théorique et du génie électrique, sont à la frontière des Sciences et Technologies de l'Information et de la Communication (STIC) et des Sciences pour l'Ingénieur (SPI).

Le LIAS, composé de trois équipes aux expertises complémentaires, met en œuvre son savoir-faire pour aborder un large spectre d'applications. De la gestion de l'énergie au traitement des eaux, en passant par la modélisation informatique des systèmes complexes, la gestion des données et l’aide à la décision, la conception modulaire des systèmes embarqués et les dynamiques de population d'oiseaux, nos chercheurs apportent une réelle plus-value à ces domaines variés. Notre laboratoire se distingue par sa capacité à combiner des approches académiques pointues avec des applications concrètes pour relever les défis de demain.

Dans de nombreux systèmes embarqués critiques — automobile, aéronautique, ferroviaire, robotique — la communication entre composants doit respecter non seulement l’exactitude fonctionnelle (le message transmis doit être correct), mais également des contraintes temporelles strictes (il doit arriver au bon moment).

On parle alors de réseaux temps réel. Plus précisément, un réseau temps réel est un support de communication pour lequel l’acheminement des messages doit garantir :

o Délais bornés : chaque message doit être transmis et reçu dans un temps maximal connu à l’avance ;

o Fiabilité : chaque message est garanti d’arriver, sans perte ni duplication ;

o Prédictibilité : il doit être possible de raisonner sur le pire cas afin de prouver que toutes les contraintes temporelles sont respectées.

L’un des enjeux majeurs de ces réseaux est de garantir le respect des contraintes temps réel. Pour cela, de nombreuses analyses existent afin de valider leur comportement temporel (analyses de temps de réponse, tests d’ordonnançabilité, bornes conservatrices, etc.). Ces analyses reposent sur des hypothèses variées (avec ou sans préemption, offsets, jitter, deadlines différentes, ressources partagées, etc.).

Cependant, la communauté scientifique manque encore de jeux de tests de référence permettant d’appliquer ces analyses et de comparer leurs résultats de manière objective. Une question encore largement ouverte est donc la suivante :

Comment évaluer la précision des bornes calculées par les analyses temporelles et comment comparer ces analyses entre elles ?

Pour y répondre, il serait particulièrement pertinent de disposer d’un jeu de tests commun, comprenant à la fois des cas représentatifs de systèmes industriels et des cas limites (pathologiques). Tel est l’objectif de ce stage.

Objectif du projet

L’objectif du stage est de concevoir un générateur de configurations pour des réseaux basés sur Ethernet. À terme, ce travail vise à implémenter ou alimenter une banque de tests reproductible et (pratiquement) exhaustive, permettant d’évaluer à la fois la correction et la précision des analyses temporelles appliquées aux réseaux Ethernet temps réel (par exemple AFDX, IEEE TSN, etc.).

Le travail commencera par des mécanismes simples (FIFO, FP/FIFO), avant de s’étendre à des mécanismes plus complexes (tels que IEEE CBS ou IEEE TAS). Le jeu de tests ainsi construit servira à :

• mesurer le pessimisme des analyses (écart entre borne théorique et comportement observé) ;

• comparer les performances et la complexité de différentes méthodes ;

• détecter des contre-exemples pour lesquels une analyse s’avère incorrecte.

Problématique formulée : Comment construire un jeu de tests suffisamment large et représentatif pour :

o déceler les erreurs d’analyse ;

o identifier les cas pathologiques où l’analyse est excessivement pessimiste ;

o fournir des métriques comparables entre plusieurs approches,

tout en évitant une explosion combinatoire impossible à gérer ?

Plan / timeline (6 mois)

À titre indicatif, le déroulement du stage pourra être le suivant :

• 1–2 mois : prise en main des notions de réseaux temps réel, étude de l’état de l’art, identification et construction de cas limites ;

• 1–2 mois : conception et implémentation d’un générateur de configurations pour des mécanismes FIFO et FP/FIFO ;

• 1–2 mois : spécification de tests plus exhaustifs et/ou généralisation du générateur à des mécanismes plus complexes ;

• 1 mois : rédaction du rapport de stage.

Ce planning est susceptible d’évoluer en fonction du profil du candidat, de l’avancement des travaux et de l’état de l’art.

Le candidat devra faire preuve d’une bonne aisance en mathématiques et d’un goût pour le raisonnement analytique. Le travail reposant en partie sur des modèles formels, il est donc essentiel de ne pas avoir “peur des maths”. Aussi, une connaissance en programmation est également souhaitée, l’objectif du stage étant de concevoir un générateur de configurations et des outils de test.

Le goût pour la recherche, la curiosité scientifique et l’envie d’apprendre seront essentiels. Une autonomie progressive sera également attendue au cours du stage.

Enfin, le candidat sera amené à manipuler des notions liées aux réseaux temps réel. Bien qu’une connaissance préalable du domaine constitue un plus, aucune expertise en réseaux Ethernet temps réel n’est requise : les notions spécifiques seront acquises pendant le stage.