Concilier la prédictabilité et la performance dans les architectures de processeurs pour les systèmes critiques // Reconciling predictability and performance in processor architectures for critical systems

Les systèmes critiques possèdent à la fois des exigences fonctionnelles et temporelles, ces dernières garantissant que toutes les échéances sont respectées pendant l’exécution ; tout dépassement pourrait entraîner des conséquences catastrophiques. La nature critique de ces systèmes impose la mise en œuvre de solutions matérielles et logicielles spécialisées.
Cette thèse de doctorat porte sur le développement d’architectures matérielles pour systèmes critiques, appelées architectures prédictibles, capables de fournir les garanties temporelles nécessaires. Plusieurs architectures de ce type existent déjà, généralement fondées sur des pipelines in-order et intégrant soit des restrictions comportementales (par exemple, la désactivation de mécanismes de spéculation complexes), soit des spécialisations structurelles (par exemple, des caches re-designés ou une arbitrage déterministe pour l’accès aux ressources partagées). Ces restrictions et spécialisations ont inévitablement un impact sur les performances ; la conception d’architectures prédictibles doit donc traiter directement le compromis entre prédictibilité et performance. Cette thèse vise à explorer ce compromis d’une manière nouvelle, en adaptant une variante hautes performances d’un processeur in-order (CVA6) et en développant des techniques top-down pour le rendre prédictible. Les performances de tels processeurs reposent habituellement sur des mécanismes tels que la prédiction de branchement, le préchargement (prefetching) et la prédiction de valeurs, mis en œuvre à l’aide d’éléments de stockage spécialisés (par exemple, des tampons) et appuyés par des mécanismes de contrôle tels que la restauration d’état (rollback) en cas de mauvaise spéculation. Dans ce contexte, l’objectif de la thèse est de définir un schéma général de prédictibilité pour l’exécution spéculative, couvrant à la fois l’organisation du stockage et le comportement de restauration.
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Critical systems have both functional and timing requirements, the latter ensuring that deadlines are always met during operation; failure to do so may lead to catastrophic consequences. The critical nature of such systems demands specialized hardware and software solutions. This PhD thesis topic focuses on the development of computer architecture designs for critical systems, known as predictable architectures, capable of providing the necessary timing guarantees. Several such architectures exist, typically based on in-order pipelines and incorporating behavioral restrictions (e.g., disabling complex speculation mechanisms) or structural specializations (e.g., redesigned caches or deterministic arbitration for shared resources). These restrictions and specializations inevitably impact performance, and the design of predictable architectures must therefore address the predictability–performance tradeoff directly. This PhD thesis aims to explore this tradeoff in a novel way, by adapting a high-performance variant of an in-order processor (CVA6) and developing top-down techniques to make it predictable. Performance in such processors is usually achieved through mechanisms like branch prediction, prefetching, and value prediction, implemented via specialized storage elements (e.g., buffers) and supported by control mechanisms such as rollback on misprediction. Within this context, the goal of the thesis is to define a general predictability scheme for speculative execution, covering both storage organization and rollback behavior.

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Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes et Circuits Intégrés Numériques (LIST)
Service : DSCIN
Laboratoire : Laboratoire Environnement de Conception et Architecture
Date de début souhaitée : 01-10-2026
Ecole doctorale : Sciences et Technologies de l’Information et de la Communication (STIC)
Directeur de thèse : ASAVOAE Mihail
Organisme : CEA
Laboratoire : DRT/DSCIN/DSCIN/LECA

Financement public/privé

Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes et Circuits Intégrés Numériques (LIST)
Service : DSCIN