Modélisation comportementale “RNM” de blocs analogiques en SystemVerilog pour un TDC échantillonneur picoseconde

L’activité du LPCA, Laboratoire de Physique de Clermont Auvergne, situé sur le campus des Cézeaux à Aubière, est dédiée à la Physique des Particules et Noyaux, à la Cosmologie et la Physique Théorique ainsi qu’à des applications dans les champs de la Santé et de l’Environnement. Ce laboratoire comprend des services et plateformes techniques de support et de développement pour ses activités scientifiques et celles menées avec ses partenaires.

Le projet sera mené au sein de la plateforme MiCA (Microélectronique Clermont Auvergne) du LPCA. Le ou la stagiaire sera encadré·e par un ingénieur de recherche concepteur analogique-mixte, et interagira avec les experts numériciens. Ce sujet présente un intérêt fort pour la plateforme MiCA, un champ d’applications ouvert et une pertinence académique et industrielle.

Les simulations mixtes et la vérification digitale de circuits mixtes complexes requièrent des modèles comportementaux réalisant un compromis entre la précision et la vitesse de simulation. Pour la conception analogique, ces modèles sont utiles pour valider l’architecture et constituer un environnement de test pour des simulations centrées sur un ou des sous-systèmes simulés au niveau transistor, avec ou sans parasites. Pour la vérification digitale, des modèles efficaces en temps de calcul rendent possible des simulations longues couvrant de nombreux cas de figure.

La méthodologie “Real-Number Modeling” consiste à modéliser les blocs analogiques dans un langage HDL totalement pris en charge par le simulateur numérique. Les grandeurs électriques y sont représentées par des nombres réels, qui sont mis à jour par pas de temps fixes ou suivant des événements définis. Le langage SystemVerilog est bien adapté pour créer ce type de modèles, et pour les intégrer dans un banc de test de type UVM. Cette technique offre des gains de plusieurs ordres de grandeur sur le temps de calcul, au prix d’une perte de précision contrôlée.[1]

L’objet de ce stage est la création d’une bibliothèque de modèles pour un circuit de mesure de temps à résolution sub-20ps, en technologie TSMC CMOS 65nm, pour un détecteur de particules. Le 1^er prototype de ce circuit, réduit à deux voix et avec une interface de lecture simplifiée, est en cours de qualification. Les tests ainsi que des simulations post-layout seront exploités pour paramétrer les modèles. Cette bibliothèque de modèle inclura, selon le temps disponible : une DLL à retard fixe, une DLL à retard programmable, un oscillateur à fréquence programmable, un générateur de rampe, un sample & hold, deux types de comparateurs, et éventuellement une PLL. Ces modèles seront progressivement intégrés à quelques bancs de tests existants, notamment pour la vérification UVM du 2nd prototype, comptant 8 voies avec un lien série à 2.56 Gb/s par voie.

Ce stage peut être poursuivi par une thèse sur l’optimisation de modèles RNM portables pour la simulation analogique-mixte et la vérification digitale, adossée à deux développements de circuits de mesure temporelle impliquant des ingénieurs de la plateforme MiCA.

Vous êtes en cours d'obtention de votre Bac + 5, Diplôme d'ingénieur ou Master, avec une spécialisation en micro-électronique/conception et vérification de circuits intégrés. Vous avez de solides bases en conception analogique et numérique, et vous maîtrisez un langage HDL. Vous possédez un sens de l’investigation et de la méthode, vous faites preuve de curiosité, d'autonomie et d'une capacité à mener un projet à son terme.